Главная         Авторы   Статьи   Год проведения   Тематика   Организации        Конференция МЭС

Тематика

---

Листинг работ с разбиеним по тематике докладов. Нажмите на название работы для того, чтобы увидеть ее подробное описание. Выборку можно ограничить, указав диапазон годов проведения конференции, или выбрав одну конкретную тему.

Выбрать: с 2005 2006 2008 2010 2012 2014 2016 2018 2020 2021 2022 2023 2024 по 2005 2006 2008 2010 2012 2014 2016 2018 2020 2021 2022 2023 2024 год

Все темы Веб-технологии в САПР СБИС Генетические алгоритмы в САПР СБИС Исследование магнитных свойств материалов Клеточные автоматы Методы высокоуровневого моделирования Методы и алгоритмы автоматизации топологического проектиров... Методы логического синтеза и функционально-логического моде... Методы моделирования электрических характеристик СБИС Методы приборно-технологического моделирования СБИС Методы цифровой обработки информации и цифровые фильтры Методы электро-теплового моделирования Модели приборов для схемотехнического моделирования Моделирование каналов передачи данных Нейронные сети Нетрадиционные вычислительные системы Проблемы разработки АЦП Проблемы разработки сенсорной микросхемотехники Проектирование СБИС сигнальных процессоров Проектирование аналоговых и смешанных функциональных блоков... Проектирование микро-электромеханических систем Проектирование помехоустойчивых систем Проектирование приборов наноэлектроники Проектирование приборов наноэлектроники на базе джозефсонов... Проектирование радиационно-стойких СБИС Проектирование систем на кристалле (СнК) и IP-блоков Проектирование технологических процессов Проектирование фотоприёмных СБИС Проектирование цифровых функциональных блоков СБИС Проектирование элементной базы для космической и навигацион... Проектирование элементов СБИС Проектирование элементов памяти

Выборка по тематике: Проектирование цифровых функциональных блоков СБИС

Выбраны работы: с 2005 по 2024 год

В выборке - 154 работы

C

I

А

Б

В

Г

Д

И

К

М

Н

О

П

Р

С

Т

У

Ф

Ц

Ч

C
	“Cycle – To – Cycle” методология временного анализа быстродействующих синхронных интерфейсов
I
	IP-блок кодирования CAVLC для видеокодека H.264/AVC IP-блок упаковки кодов переменной длины
А
	Автоматизированное определение оптимальной конфигурации параллельной потоковой вычислительной системы для решения конкретной задачи Автономная верификация микропроцессоров на основе эталонных моделей разного уровня абстракции Адаптация тестов для оценки производительности 64-разрядного универсального суперскалярного микропроцессора Адаптация RTL-описания системы на кристалле для распределенной системы эмуляции Алгоритмическое проектирование цифровых операционных устройств с пониженным энергопотреблением Алгоритм оптимизации энергопотребления стандартных ячеек на основе методологии Logical Effort Алгоритмы решения задачи функциональной коррекции схем из функциональных элементов Алгоритмы синтеза схем-заплаток для решения задачи ресурсо-ориентированной функциональной коррекции схем из функциональных элементов Анализ схемных решений интегральных СВЧ цифровых ступенчатых аттенюаторов изготавливаемых по различным технологическим процессам Анализ эффективности комплексного использования схемотехнических методов снижения энергопотребления сложно-функциональных блоков цифровых СБИС Аппаратная реализация кодека ранговых кодов Аппаратная реализация ускоренного приближённого матричного умножителя на основе алгоритма MADDNESS Арифметические алгоритмы системы кодирования 1 из 4 с активным нулем и оценка параметров быстродействия и занимаемой площади блока суммирования Архитектура и структурно-топологические особенности бит-потоковых устройств Архитектура контроллера интерфейса памяти SRAM для обеспечения максимальной производительности коммутирующего устройства Архитектура оптического устройства приема информации в микропроцессорных вычислительных системах Архитектура средств встроенного самотестирования микросхем памяти Архитектура унифицированного вычислительного блока для бесконтактной фотонной системы измерения параметров рельсовой колеи
Б
	Библиотека самосинхронных элементов для технологии БМК Блок мониторинга СБИС микропроцессора Блок самотестирования внутренней памяти Быстродействующие умножители для аппаратной реализации искусственных нейронных сетей Быстрый и эффективный подход и исследование его реализации для проектирования волновых компонент Быстрый метод генерации псевдослучайных векторов большой размерности для тестирования систем на кристалле
В
	Виртуализация устройств прямого доступа к памяти Влияние электромагнитных помех устройства отображения на ёмкостную сенсорную панель Воздействие электростатического разряда на транзистор с учётом ёмкости посадочного места
Г
	Генератор тестов для проверки когерентности кэш-памятей многоядерных микропроцессоров (ristretto)
Д
	Динамическая модификация внутреннего программного обеспечения встраиваемых устройств для решения задач обратной разработки Дистанционный стенд для синхронной работы с оборудованием на основе ПЛИС
И
	Изучение высокоточного лазерного прибора для исследования интегральных схем и мониторинга сейсмических и гравитационных процессов Интегрированный регулятор напряжения для самопитаемых систем Использование двухфазных КМОП логических элементов в блоках помехоустойчивого кодирования данных Использование параллельных вычислений при автоматизированном проектировании СБИС Исследование зависимости производительности DSP-ядра от глубины его конвейера инструкций Исследование характеристик компонентов устройств синхронизации для систем высокоскоростной передачи данных Исследование чувствительности КМОП-мультиплексора к тиристорному эффекту при пониженной температуре Исследование эффективности аппаратной реализации отслеживания зависимостей по данным в структуре конвейера сопроцессора СР2 микропроцессора КОМДИВ128-RIO
К
	Комплект интегральных микросхем для управления силовыми транзисторными ключами
М
	Маршрут эффективной разработки ИС Математическая модель цифровых блоков для системы совместного моделирования технических средств и программно-микропрограммного обеспечения Метод валидации в кремнии библиотек стандартных цифровых элементов Метод дублирования триггеров в средствах тестирования с компрессией Методика встроенного тестирования субмикронных цифровых КМОП СБИС Методика оптимизации и оценки эффективности кэш-памяти второго уровня Методика расчета зависимых временных ограничений для библиотек стандартных цифровых ячеек Методика тестирования процессорного ядра системы на кристалле с x86-совместимым микропроцессором Методика эффективного построения таблиц больших размеров Методика ASMD-FSMD проектирования цифровых устройств Метод оптимизации быстродействия ПЛИС на микроархитектурном уровне с помощью механизма конвейеризации Метод оценки уровня кондуктивных помех DC-DC преобразователя на этапе проектирования Метод повышения быстродействия самосинхронного умножителя Метод снижения температурной зависимости временных задержек цифровых интегральных схем Методы повышения производительности суперскалярного RISC-процессора Методы реализации быстрой загрузки встраиваемых вычислительных систем Методы ресинтеза схем для ПЛИС на основе ячеек с разделенными выходами и обратной связью Микроконтроллер 1830ВЕ32У – 8-разрядная архитектура MCS-51 в радиационно-стойком исполнении Многоступенчатая архитектура контроллера твердотельного накопителя с повышенной пропускной способностью Модули вычисления функций обратной величины и обратного квадратного корня одинарной точности Мультиконвейерная архитектура высокопроизводительных криптоблоков, используемых в составе «Систем на кристалле»
Н
	Нечувствительный к задержкам блок умножения-сложения-вычитания с плавающей точкой
О
	О математических моделях цифровых микроэлектронных систем и проверке последовательности выполняемых функций на этапе проектирования Оптимизация механизма предварительного считывания в кэш-памяти второго уровня Оптимизация мощности токов утечки без изменения логического описания микросхемы Оптимизация синтеза цепей распространения синхросигнала Оптимизация состава библиотеки элементов для синтеза самосинхронных схем Оптимизация структуры контроллеров последовательных шин. Решение проблем нехватки выводов микросхемы и загрузки процессора при передаче данных Опыт разработки самосинхронного ядра микроконтроллера на базовом матричном кристалле Организация процесса отладки проектируемых цифровых микроэлектронных систем Организация саморемонта блоков статической оперативной памяти с резервными элементами Основные подходы к верификации блока вещественной арифметики Особенности проектирования радиационно-стойких библиотек элементов, СФ-блоков и нано-СБИС СнК Отладка блока преобразования адресов микропроцессора О формальной спецификации цифровых систем Оценка влияния конструктивно-технологических параметров на чувствительность nМОП-дозиметра на базе КМОП-технологии Оценка использования систолических массивов при реализации алгоритмов умножения матриц на ПЛИС
П
	Параметризуемый матричный умножитель двоичных чисел с фиксированной точкой в прямом и дополнительном коде Параметрическая оптимизация и настройка цифровых регуляторов состояния Планарная печатная антенная решетка для доплеровского измерителя скорости и угла сноса Планирование выполнения инструкций для векторных процессоров с переменной длиной векторов Повышение быстродействия и снижение аппаратурных затрат в декодерах Хсяо Повышение направленности микрополоскового ответвителя Повышение сбоеустойчивости индикации самосинхронных схем Повышение скорости работы многоразрядного двоичного умножителя Повышение эффективности алгоритма автоматизированного визуального контроля монолитных интегральных схем Поиск рациональной структуры тестового генератора для подсистем встроенного самотестирования цифровых схем Помехоустойчивое кодирование для субмикронных динамических ОЗУ Практическая реализация тандемного синтезатора с дробным коэффициентом деления для видеоконтроллера по технологии 65 нм Принципы проектирования отказоустойчивых оперативных запоминающих устройств для космического применения Проблемы создания компьютеров серии "Багет" для задач с повышенными требованиями к надежности долговременного функционирования Проектирование гибридного регистра ассоциативной памяти Проектирование конфигурируемого 32-разрядного RISC-V микропроцессора Проектирование на программируемых логических интегральных схемах быстрых компараторов большой разрядности Проектирование самосинхронных схем: функциональный подход Проектирование цифровых КМОП схем для экстремальных температур Проектирование 14-портового регистрового файла и буфера трансляции адресов со сниженным потреблением с учетом особенностей технологии 28 нм Прототипирование на основе ПЛИС для верификации многоядерных микропроцессоров
Р
	Размещение логических ячеек интегральных схем с одновременным учетом быстродействия и теплового режима Разработка алгоритмов визуализации цифровых интегральных схем на вентильном уровне Разработка базовых элементов и маршрута проектирования регистровых файлов для технологии «Кремний на изоляторе» 0,25 мкм Разработка быстродействующего блока памяти с ассоциативной выборкой Разработка и апробация методики оценки эффективности взаимозаменяемости микросхем в радиолокационной аппаратуре на основании критической совокупности схемотехнических и параметрических характеристик Разработка и исследование элемента Холла по технологии 180 нм Разработка интегральных цифровых фильтров для сигма-дельта преобразователей с использованием системы Matlab Разработка полностью цифровой схемы фазовой автоподстройки частоты Разработка проекта ПЛИС FPGA модуля прототипа микропроцессора Разработка функциональной модели ППВМ по технологии single-driver c использованием среды Xilinx ISE Реализация базовых функций задачи горения на основе операции FMA специализированного векторного сопроцессора Реализация блочного КИХ-фильтра в потоковом рекуррентном сигнальном процессоре Реализация каналов оперативной памяти DDR4 микропроцессора "Эльбрус-8С2" Реализация устройства управления железнодорожным стрелочным электроприводом на программируемых логических интегральных схемах Реализация IP-блока оценки векторов движения для кодека H.264 телевизионного сигнала высокой четкости Резонансный энергоэффективный драйвер
С
	САТОК - система тестирования самосинхронных микросхем СФ-блок контроллера массива NAND Flash-памяти Самосинхронное устройство умножения-сложения гигафлопсного класса: варианты реализации Самосинхронное устройство умножения-сложения гигафлопсного класса: методологические аспекты Самосинхронное устройство умножения-сложения с плавающей точкой Самосинхронный вычислитель для высоконадежных применений Самосинхронный D-триггер с «защелкой» Сигнальные контроллеры МС-0226 (ЦПОС-02) и МС-0226G (МЦОС) на базе платформы "МУЛЬТИКОР" Синтез контроллера внешних прерываний с динамически изменяемым приоритетом Синтез многопроцессорных вычислительных структур на основе сетевых моделей Синтез преобразователей кодов, предназначенных для сокращения длины двоичных кодируемых слов Система комбинируемых специализированных генераторов тестов для нового поколения VLIW DSP процессоров с архитектурой Elcore50 Скоростной преобразователь логического уровня с высокой разницей питающих напряжений Сложно-функциональный блок коммуникационной среды для систем на кристалле Совершенствование анализа распространения импульсных сигналов в структурах из N каскадов связанных линий Сопроцессор комплексных вычислений Сопроцессоры вещественной и комплексной арифметики и их тестирование Способ организации автомата Мура с повышенной устойчивостью к мягким отказам Структурное решение тестового генератора для подсистем встроенного самотестирования цифровых схем Суперскалярный 64-х разрядный RISC микропроцессор встроенного применения Схема предсказания исключительной ситуации «потеря точности» в модуле операции «умножение с накоплением» Схема считывания информации из энергонезависимой памяти Схема функционального контроля для комбинационных схем на основе R-кода Схемотехника устройств синхронизации в сетях высокоскоростной передачи данных Схемо-топологическое проектирование ячеек СБИС
Т
	Тенденции внедрения дескрипторов памяти процессоров и анализаторов для верификации программного обеспечения Тестирование производительности ПЛИС-прототипа встроенного контроллера Гигабитного Ethernet при работе с TCP Тесты аттестации архитектуры RTL-модели 64-разрядного суперскалярного микропроцессора Технометрическая идентификация микросхем для контроля жизненного цикла и поиска контрафакта Типовая структура организации схем встроенного контроля на основе логической коррекции и контроля вычислений по двум диагностическим параметрам в эксперименте Точный синтез умножителей малой точности для ПЛИС корпорации Intel
У
	Устройство беспроводной передачи энергии с высокой устойчивостью к смещениям катушек индуктивности для питания имплантированных медицинских приборов
Ф
	Функциональная верификация микропроцессоров с применением методов машинного обучения Функциональный метод анализа самосинхронных схем любого размера Функциональный тест графического контроллера
Ц
	Цифровой измеритель частоты с повышенной точностью и быстродействием для доплеровского измерителя скорости Цифровой сигнальный процессор с нетрадиционной рекуррентной потоковой архитектурой
Ч
	Четырехканальный мультистандартный адаптивный последовательный приемопередатчик для диапазона 1.25-10.3Гб/с по технологии КМОП 65нм