| SystemVerilog утверждения для верификации и имитационного моделирования |
|
 |
|
|
| Авторы |
| | Ветошкин А.А. |
| Год публикации |
| | 2010 |
| УДК |
| | 004 |
|
| Аннотация |
| | Рассматриваются особенности верификации на основе SystemVerilog утверждений (SVA). Приведены основные подходы к применению SVA. Использование этого метода и других возможностей языка SystemVerilog показано на примере решения задачи оптимизации схемы вычисления адресов операндов. Рассмотрено применение SVA для сбора информации при имитационном моделировании схемы обращения к памяти тегов. |
| Ключевые слова |
| | SystemVerilog утверждения, SVA. |
| Ссылка на статью |
| | Ветошкин А.А. SystemVerilog утверждения для верификации и имитационного моделирования // Проблемы разработки перспективных микро- и наноэлектронных систем - 2010. Сборник трудов / под общ. ред. академика А.Л.Стемпковского. М.:ИППМ РАН, 2010. С. 48-53. |
| Адрес статьи |
| | http://www.mes-conference.ru/data/year2010/papers/m10-161-46262.pdf |
