| Повышение скорости работы многоразрядного двоичного умножителя |
|
 |
|
|
| Авторы |
| | Якунин А.Н. |
| | Аунг Мьо Сан |
| Год публикации |
| | 2018 |
| DOI |
| | 10.31114/2078-7707-2018-2-149-155 |
| УДК |
| | 004.315 |
|
| Аннотация |
| | В данной статье рассмотрены два типа многоразрядных двоичных умножителей, реализующих арифметическое умножение двух положительных чисел с фиксированной точкой: стандартный и модифицированный умножитель. В работе проведено моделирование обеих архитектур для (8×8), (16×16), (32×32)-разрядных двоичных умножителей в среде САПР Quartus II на базе ПЛИС Altera EP2SGX30DF780C3 семейства Stratix-II-GX. Выполнен их сравнительный анализ по аппаратным и временным затратам. По результату сравнений, при реализации (32×32)-разрядного двоичного умножителя, умножитель разработанный в этой работе даёт выигрыш в скорости до 55% по сравнению со стандартным умножителем. Кроме того, предложенную структуру можно масштабировать на большее количество разрядов, например (64×64), (128×128), (256×256) битов и т.д. |
| Ключевые слова |
| | двоичный умножитель; параллельный сумматор (ПС); сумматор с последовательным переносом (СПП); параллельно-префиксный сумматор (ППС); сумматор с запоминанием переноса (СЗП); ALUTs; время задержки. |
| Ссылка на статью |
| | Якунин А.Н., Аунг Мьо Сан Повышение скорости работы многоразрядного двоичного умножителя // Проблемы разработки перспективных микро- и наноэлектронных систем. 2018. Выпуск 2. С. 149-155. doi:10.31114/2078-7707-2018-2-149-155 |
| Адрес статьи |
| | http://www.mes-conference.ru/data/year2018/pdf/D094.pdf |
